英特尔将Meteor Lake逻辑块“拼图”中的大部分交给了台积电代工

英特尔计划量产的下一代 Meteor Lake 处理器，将首次体现该公司的 IDM 2.0 制造战略 —— 构建具有多个逻辑块的处理器，并借助 Foveros 先进封装工艺和一个基础块（本质上算是一个中介层）互连。芯片中的每一块“瓦片”（Tile），都可选用其最适合的制程工艺，以兼顾性能功能和制造成本。

举个例子，尽管 iGPU 与 SIMD 组件需要在更先进的低功耗节点上制造，但配套的显示控制器和媒体引擎等组件可以降级采用相对更成熟的次一级制程。

与此同时，日本科技媒体 PC Watch 在英特尔 Hot Chips 34 预热活动后指出，“Meteor Lake”的片上系统（SoC）中，绝大多数逻辑裸片都是交由台积电代工的。

首先，Meteor Lake 的 MCM 多芯片，是由 CPU、图形、SoC 和 I/O 这四个逻辑块组成的。

它们位于同一个基于 22nm HKMG 工艺节点制造的“基础块”（Base Tile）上，有助于极端致密的逻辑块微观布线。

这一块未引入任何逻辑组件，仅用于各块之间的互连。

相比之下，CPU 块采用了该公司最为先进的 Intel 4（7nm EUV）工艺节点。

英特尔宣称 Intel 4 工艺可媲美台积电 N5 甚至更好，但更大的理由是希望将最主要的 CPU 内核部分的制造业务掌握在自家晶圆厂手上。

据悉，CPU 块包含了 CPU 内核、末级缓存、以及 Foveros 界面。

其次是第二重要的图形块，其包含了一个基于 Xe-LPG 图形架构的核显。

作为 Xe-LP 的迭代版本，LPG 具备了实时光追功能，但英特尔为它选择了台积电 N5（5nm EUV）制程工艺。

当然并非所有 iGPU 组件都被放在了该图块上，比如显示引擎就可以放置于 I/O 块上。

至于占更大面积的 SoC 块，其采用了台积电 N6（6nm）工艺节点，包含了内存控制器、PCIe root-complex、各种封装设备的控制器、以及 SerDes 串行-解串器。

最后，I/O 块的占地面积最小，因为它本质上是 SoC die 的扩展。其采用了台积电 N6 工艺节点，辅以各种 I/O 的物理层（PHY）组件。

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